6月15日，半导体行业权威技术分析机构SemiAnalysis发布了其拆解工程实验室（STEEL）的首份公开报告，对最新旗舰芯片麒麟9030及其N+3制造工艺进行了深度逆向工程分析。
报告显示，N+3的最小金属间距已达32.5纳米，比英特尔18A工艺目前出货的36纳米间距紧凑约10%，逻辑密度甚至略超台积电N6。然而，这一成绩是通过激进的DUV多重图案化和设计-技术协同优化换来的，在工艺成熟度、成本和能效上付出了显著代价。这也使得麒麟9030 Pro的性能约等于三年前的安卓旗舰，与、高通等当前旗舰存在代际差距。
面对EUV受限的现实，华为已转向“τ缩放”与“LogicFolding”3D堆叠技术，试图通过系统级集成而非单纯的晶体管微缩来延续性能提升。这一发展表明，美国出口管制之下，虽然阻碍了中国半导体产业的优化路径，但并未真正阻挡中国半导体产业的技术进步。
以下为芯智讯基于SemiAnalysis报告的翻译（略有删减）：
大约四年前，SemiAnalysis曾发布报道称SMIC已开始出货7纳米（N+1）芯片。如今，SMIC正在华为麒麟9030芯片中出货其第三代7纳米工艺（N+3），其最小金属间距为32.5纳米，比英特尔最新在18A工艺上生产的Panther Lake CPU中36纳米的最小金属间距紧凑约10%。
这个标题性的结论虽然正确，但只是一个不完整的、被精心挑选的指标。N+3通过激进的DUV多重图案化和设计-技术协同优化达到了台积电N6级别的密度，但它为此付出了在复杂性、效率和工艺控制方面的代价。
SemiAnalysis在逆向工程和拆解中发现了这些及更多信息，涵盖的N+3工艺技术、华为的封装、内存、架构等。这一切都基于SemiAnalysis在过去一年半的时间里，一直在俄勒冈州建设一个最先进的拆解实验室，能够分析全球最先进和最重要的芯片。
这是SemiAnalysis拆解工程与评估实验室（简称STEEL）的第一份公开报告。该实验室正在积极扩大规模，SemiAnalysis很高兴公开宣布它的成立。
下图是来自SemiAnalysis实验室的第一张公开图像，海思麒麟9030 Pro SoC。
▲麒麟9030 Pro芯片裸片
本报告将详细介绍SemiAnalysis对麒麟9030的拆解，以及对N+3工艺（中国最先进的工艺）的发现。作为对比，还将展示对联发科Helio G99（台积电N6工艺制造）的拆解。通过这种比较，我们可以观察出口管制的影响——N+3和台积电N6是可比较的节点，但一个受到严格的出口管制，另一个可以自由使用西方最先进的设备。
这里我们既看到了中国的进步，也看到了其制约因素。N+3达到了台积电N6级别的逻辑密度，但它需要远为激进的DUV多重图案化，因此在工艺成熟度或成本上无法与N6匹敌。麒麟9030 Pro的性能与三年前的安卓旗舰相当，并远远落后于苹果、、联发科和三星当前的旗舰SoC。能效差距甚至更大。
出口管制并未阻止华为和SMIC出货先进的硅芯片，但迫使它们走上了一条不同的道路。在没有EUV的情况下，SMIC更加依赖DUV多重图案化、设计-技术协同优化（DTCO）以及日益复杂的集成。其路线图通过更紧凑的设计规则和背面供电继续向前推进，但每一步都增加了成本和工艺风险。华为的τ缩放和LogicFolding展示了另一条路径：堆叠有源逻辑，并通过先进封装和系统-技术协同优化来恢复密度。
裸片分析与布局规划
要了解麒麟9030，我们必须先了解华为的SoC历史。海思是华为的芯片设计部门，负责麒麟智能手机SoC、鲲鹏服务器CPU、昇腾AI加速器以及交换/路由网络芯片。
在出口管制之前，华为是台积电最大的客户之一——是台积电首个EUV节点N7+的唯一客户，也是与苹果并列的N5首批客户之一。这种情况在2020年底结束。华为在其旗舰智能手机中转向使用高通SoC，但出口管制将其限制在仅4G版本。
2023年底，华为凭借麒麟9000s回归自研芯片，它是麒麟9000的继任者，但由SMICN+2而非台积电N5制造。在随后的几年里，他们发布了基于相同N+2工艺的麒麟9010和9020。这些芯片使用了华为自研的泰山CPU核心和马良GPU。
我们尚未亲自拆解麒麟9020，因此前代芯片的裸片图来自Kurnal。裸片图展示了华为如何分配其硅预算：哪些功能模块位于何处，以及它们的面积与前代相比如何。
▲麒麟9020与9030裸片对比
首先，快速了解一下裸片上的主要模块。
▲麒麟9030 Pro和麒麟9020具体参数
总裸片面积几乎相同，但9030更激进地利用了该面积。更密集的工艺让华为能在相同的占地面积内额外容纳一个中核、更多的GPU和NPU核心，以及更大的缓存。
▲麒麟9030 Pro和麒麟9020各个单元的面积
相比之下，Helio G99是一个小得多的低成本SoC，专为廉价智能手机而非旗舰设备打造。麒麟9030面积约140平方毫米，而G99仅约29平方毫米，约为前者的五分之一。然而，其基础的台积电工艺技术可作为分析SMIC工艺的基线直接进行比较。
▲联发科 Helio G99 die 结构
架构、性能与功耗
麒麟9030是一次演进性的更新，而非全新的设计。其CPU、GPU和NPU核心沿用了9020的家族系列，其提升来自三个杠杆：N+2到N+3的工艺步骤、设计-技术协同优化和布局规划工作，以及微架构的增量改进。面积是前两个杠杆发挥作用的地方，9030在这方面表现良好。性能和能效是更严峻的考验。华为的设计表现优于其工艺节点应有的水平，但该芯片仍然落后，既因为N+3落后于领先节点，也因其核心虽有竞争力，但仍比最新设计落后几代。
▲麒麟9020 Taishan V123（左）和麒麟9030 Taishan Prime（右）核心
新的超大核是一次增量更新。主要变化是频率从2.5 GHz提升10%至2.75 GHz，以及二级缓存从1 MiB翻倍至2 MiB。尽管缓存增加，核心面积反而减少了7.6%。如果不包括私有二级缓存，核心面积减少了21%。这对于一个增量节点来说是一个很大的缩减。
▲麒麟9020 Taishan V120（左）和麒麟9030 Taishan中核（右）。
与麒麟9020中的Taishan V120核心相比，麒麟9030的中核在架构上几乎没变，但每个核心缩小了约22%。这主要归功于从N+2到N+3的转变，其余可能来自布局优化。
视觉上最显著的变化是从3个中核增加到4个。同时，大集群的共享三级缓存也增加了20%。这有助于提升多核性能，而不会牺牲太多面积。
▲麒麟9020（左）和麒麟9030（右）大CPU集群
即使每个核心都在缩小，CPU大集群的总面积基本没变。节省下来的每个核心面积被用于增加一个额外的中核和更大的缓存。
▲麒麟9020（左）和麒麟9030（右）泰山微型核心
小核的收缩幅度小于超大核（不包括其二级缓存）和中核。这可能是因为固定开销在小核中占比更大。仅凭裸片图我们无法解析任何架构变化，但下图显示的单时钟周期和能效提升表明，这不仅仅是工艺和布局缩放。面积减少被共享二级缓存从2 MiB翻倍至4 MiB所抵消，导致小核集群总面积略有增大。
面积是裸片图上最容易看到的改进，但它只是功耗、性能、面积的一部分。对于现代逻辑来说，功耗和性能同样重要，甚至更重要。自2005年左右登纳德缩放定律失效以来，电压和频率并未随晶体管尺寸同步缩放，因此每个节点都必须更努力地争取性能和能效的提升。
▲麒麟9030 Pro CPU核心性能比较
最鲜明的对比并非麒麟9020与麒麟9030 Pro之间。苹果的能效核心性能远优于华为的超大核。苹果的低功耗核心在仅消耗1W功耗的情况下提供了高出20%的整数性能，而华为的超大核则消耗4.5W。N+3达到了台积电N6的水平，但N6已是几代前的技术。苹果和高通基于N4和N3P构建芯片，这些节点更密集，位于更优的电压-频率曲线上，从而拥有更大的晶体管预算和更高的每瓦性能。
麒麟9030自身的核心确实有所改进。与9020相比，其中核和小核的单时钟周期整数性能分别提升了17%和14%（浮点性能中核持平，小核提升11%）。小核的改进很干净，性能提升的同时功耗下降，整数和浮点能效分别提升了45%和24%。中核的表现则比较复杂：整数性能上升但功耗上升更快，导致整数能效下降7%，而较低的功耗使浮点能效提升16%。
在相同或更低频率下单时钟周期的提升来自微架构，因此核心得到了调优，而不仅仅是缩小。两者也都未能保持其标称的最高频率，这指向了散热、功耗或稳定性方面的限制。单时钟周期上，其中核大致在Arm Cortex-A720水平，小核接近Cortex-A520水平；绝对性能落后是因为华为给它们的时钟频率低得多。
超大核单时钟周期大致是Cortex-X2级别，这是一款2021年的设计。苹果2020年的M1 Firestorm核心在相似的4.5W功耗下，单时钟周期仍高出35%，绝对整数性能快57%。当前的领先技术还要更靠前：苹果M5 P-core单时钟周期高出60%，绝对性能快2.7倍；Arm C1 Ultra单时钟周期高出45%，绝对性能快2倍。
单时钟周期上匹配较旧的高端核心是一项真正的设计成就。华为无法匹敌的是领先节点的电压-频率曲线和晶体管预算，这让苹果、高通等公司可以在相同面积内、以更低电压运行更宽的核心、更大的缓存和更深的缓冲区。
华为的LogicFolding路线图是一种解决方案，即堆叠有源逻辑以恢复密度并缩短信号路径。我们稍后会再讨论它。
▲麒麟9020（左）和麒麟9030（右）Maleoon GPU计算单元
GPU的计算单元变化比CPU核心更明显，其算术逻辑单元集群和整个计算单元都转向了更矩形的布局。即使增加了光线追踪支持，一个计算单元仍缩小了约28%。
▲麒麟9020 Maleoon 920（左）和麒麟9030 Maleoon 935（右）GPU集群
然而，这一缩小被计算单元数量从4个增加到6个以及计算单元外部区域增长了33%所抵消。总体而言，GPU集群变大了约10%。
▲麒麟9030 Pro GPU性能比较
GPU是华为取得最大进步的地方。马良935虽无法与当前旗舰竞争，但相较于920已是巨大的一步，并达到了旧款旗舰的水平。在3DMark测试中，它相比920在Wild Life Extreme中快70%，在Steel Nomad Light中快79%；考虑到11%更高的时钟频率和多50%的计算单元，约67%的理论提升与WLE成绩大致匹配，而SNL成绩更好。
它小幅超越了骁龙8+ Gen 1，在WLE和SNL中击败了天玑9200和苹果A16，但仍远远落后于更新的产品：骁龙8 Elite Gen 5和天玑9500在WLE中快约2.4-2.6倍，在SNL中快约3.2倍。
马良935是华为首款支持硬件加速光线追踪的GPU；在这方面，它略优于Exynos 2200，与苹果A16持平，而当前旗舰产品快达3.7倍。
▲Kirin 9020（左）和Kirin 9030（右）Ascend NPU
神经处理单元是所有模块中结构性变化最大的，从麒麟9020中的一个Lite和一个Tiny核心，变为麒麟9030中的一个Lite和两个Tiny核心。两种核心类型也显示出显著的布局变化。
这是华为NPU设计的一次逆转。其在台积电N5上的最后一款旗舰芯片麒麟9000 5G使用了两个Lite和一个Tiny核心。而在N+2上的SoC系列则转而使用一个Lite和一个Tiny核心，可能是为了节省面积。到了麒麟9030，华为转向了更大的多核NPU集群，但将增加的面积用于一个额外的Tiny核心而非Lite核心。
内存
麒麟9030 Pro版本搭载了12 GB 三星DRAM，由两堆、每堆四颗die组成。这些die被识别为K4L2E165YD，这是一款12Gb LPDDR5X-9600器件，采用三星1a节点制造，这是继1x、1y、1z之后的第四代10纳米级DRAM。1a自2022年以来已批量出货，因此这是当前的内存而非旧节点库存。
我们获得的16 GB Pro Max版本同时发现了长鑫存储和三星的封装。长鑫存储的封装标记为CXDD7JEDM，由两堆、每堆四颗die组成，封装于2025年第45周。通过X射线计算机断层扫描推断的die尺寸与长鑫存储G4工艺约0.3 Gib/mm²的已知密度一致，大致相当于其他制造商的1z工艺。
▲三星K4L2E165YD麒麟9030 Pro的DRAM。顶部：部分芯片（SEC标记）和4-hi堆栈。底部：两个4-hi堆叠的横截面。
封装
麒麟9030使用典型的集成式封装上封装堆栈：一个包含多颗DRAM die的内存封装位于有机再分布层中介层之上，该中介层又位于SoC和封装基板之上。整个封装然后通过球栅阵列焊球安装在印刷电路板上。
▲麒麟9030 iPoP 堆栈
存储模块基底为薄的双马亚胺-三嗪（BT）层压板，承载LPDDR5X堆栈。SoC上的有机RDL中介器将PoP信号绕过芯片，并携带可能的假热铜柱。封装基底是加厚味之素增层膜（ABF）覆盖在BT核心上，使翻转芯片凸起向外推向BGA间距，嵌入动力平面。
整个堆栈都是有机的。唯一的硅是SoC和LPDDR5X die；没有硅中介层。保持全有机使封装的热膨胀系数接近PCB的系数，减少了板级翘曲，并避免了SoC带宽并不需要的硅中介层成本。
▲Mate 80 Pro（左）和Pro Max（右）的麒麟9030 Pro套装。
在iPoP堆栈中，内存封装通过一系列焊点连接到有机的RDL中介器。欠填填补这些凸起周围的缝隙，增加刚性并保护关节免受机械应力。Pro 和 Pro Max 版本在这里有所不同，相关内容我们会在付费墙后详细介绍。
工艺
裸片图和架构告诉我们华为如何分配其硅预算。工艺则告诉我们SMIC能制造什么。我们使用Helio G99作为台积电N6的工艺参考。SMIC N+3和台积电N6都是前代7纳米级节点的演进。
我们使用了针对逻辑区和存储区透射电子显微镜横截面，在鳍片切割和栅极切割方向上都进行了成像。我们从晶体管鳍片开始，然后向上通过标准单元、本地互连和SRAM。
SMIC没有超越英特尔或台积电。它通过激进的DUV缩放和设计-技术协同优化达到了N6级别的密度，但这种密度并未转化为可比的性能和能效，原因有二：与领先节点的代差，以及华为的核心设计。
鳍片轮廓
FinFET工艺中最重要的旋钮之一是鳍片轮廓：单个鳍片的形状以及电流从源头流向漏极的通道。理想的鳍应高大、狭窄且几乎垂直。更高的鳍片增加了有效通道宽度，而较窄的鳍片通过简化门控的机体来提升静电控制。任一过度，工艺就会付出代价：驱动电流变弱、鳍片脆弱、锥度、脚步和线路边缘变化，影响了良率和设备变异。
▲英特尔对FinFET架构的演进
英特尔22纳米、14纳米和10纳米的鳍片截面展示了FinFET节点随着时间的改进。22纳米鳍片是第一代结构，相对较短、宽且明显锥形。这种形状限制了电流密度，降低了整个散热鳍高度的栅极控制均匀性。在14纳米和10纳米，英特尔将散片推得更高更窄，同时使侧壁更垂直。这些变化不仅没有缩小器件，反而增加了每片散片的有效通道宽度，并改善了静电控制。权衡是，更高的散片和更小的间距制造变得更加困难。
▲麒麟9030 Taishan Prime（左）和Helio G99 Cortex-A55（右），尾翼轮廓，尾翼切割，HFW 321.4纳米。
现在，让我们比较台积电N6上的Helio G99和N+3上的麒麟9030。两种工艺属于同一级别，N+3的鳍片间距为30-32纳米，而台积电N6横截面中为34纳米。N6的间距尤其有趣，因为N7并未直接缩小间距，其密度提升来自设计-技术协同优化而非更紧凑的间距。34nm间距在我们采样区域内稳定，更多是与SMIC N+3的比较，我们尚未进一步研究。
确定N+3的鳍状结构需要多个核心单位。CPU核心间距密度为~32纳米，N-P鳍片对之间的间距在78至88纳米之间交替。仅凭逻辑，可能与120和110纳米的双螺距芯棒相符，但这是一种复杂且不寻常的方法。将8T SRAM的音高（重复单元更复杂）与CPU核心序列结合，使我们能够更有信心地逆向工程模式化步骤。
由于逻辑和SRAM应共享同一基极，单CD芯棒光刻图样采用128纳米间距的SAQP，可产生一个芯片宽度~32纳米（128纳米/4）的栅极，支持逻辑和SRAM单元中均见的俯仰测序。
在采样横截面中，N+3显示出比N6更高、更窄、纵横比更大的鳍片。测得的鳍片纵横比：N+3约为9.5:1，N6为7.8:1。N+3的顶部圆角也较小，估计半径约2纳米，而N6为2.8纳米。尽管鳍片宽度不同，顶部圆角与鳍片宽度的比率也说明同样问题：N+3为0.37，N6为0.44。从几何角度看，数值越低越好；完美的矩形鳍片不会有顶部圆角损失。
这些是从少数几个切片中测量到的个位数纳米级特征，因此请将绝对数值视为近似值。重要的结果是相对的差距：N+3的鳍片始终比N6的更高、更窄、顶部圆角更小。
标准单元
标准单元是芯片布局的基本构建块：固定高度的行，配对一对共享栅极的NMOS和PMOS晶体管，并以网格状平铺以构建逻辑块。关键尺寸包括栅极接触点间距、单元高度、鳍片数量和下层金属布线网格。
为了测量密度，我们使用Bohr度量标准：NAND2门区（60%）和扫描触发器区（40%）的加权平均值。这代表了组合逻辑和时序逻辑的实际混合。该度量有其局限性，尤其对于像台积电FinFLEX（交替使用不同鳍片数量的单元）这样的复杂单元布局。即便如此，它仍是进行纯工艺级别比较的最佳度量。
另一个重要测量值是鳍片间距；它指的是同一晶体管的两个鳍片之间的距离。在FinFET工艺中，每个晶体管中使用多个鳍片来增加驱动电流，从而提高性能。
台积电N6同时提供高密度库（每单元2个PMOS和2个NMOS鳍片）和高性能库（每单元各3个）。共享门下方的鳍片越多，通道宽度越有效。高密度单元切换更激烈，但代价是面积的牺牲。设计师将两者混合在模具上，主要消耗HP细胞在关键时机路径上，并匹配PPA目标。
▲Helio G99 Cortex-A55 标准电池，翼切（台积电 N6 HD），高频 562.5 nm
在Helio G99的Cortex-A55核心中，我们发现了高密度单元，单元高度为240纳米。联发科在G99中使用高密度单元来最小化die尺寸从而降低成本。作为一个价格约100美元的预算智能手机SoC，这点非常重要。
相比之下，我们在麒麟9030中只发现了一种库，具有2个NMOS和2个PMOS鳍片。这表明其库策略比台积电N6更窄，后者高密度和高性能库都被广泛使用。这可能反映了更小的客户群以及更受限制的国内设计和EDA生态系统。
▲麒麟9030 Taishan主晶（左）、中（中）和微型（右）标准单元，鳍切（SMIC N+3），高频562.5纳米
在麒麟9030的所有三个CPU核心中，我们发现的单元高度为228纳米，比N6小5%。这比N+2的252纳米单元高度减少了9.5%。
▲麒麟9030 Taishan Prime（左）和Helio G99 Cortex-A55（右）门极轮廓，门切，HFW 321.4 nm
SMIC N+3和台积电N6的高密度库都具有57纳米的栅极接触点间距。对SMIC来说，这比N+2缩小了9.5%。
在过去，仅凭栅极接触点间距和单元高度可能就足以比较晶体管密度。然而，现在我们还必须考虑缩放助推器和设计-技术协同优化。SMIC的密度增益并非来自EUV。它来自积极使用所有可用的设计-技术协同优化助推器。
首先是鳍片减少：减少每个单元中的NMOS和PMOS鳍片数量。第一代FinFET节点从每个晶体管3或4个鳍片开始。SMIC N+3和台积电N6高密度库都只使用每晶体管2个鳍片，用驱动强度换取密度。
接下来是有源栅极上接触（COAG）。通过将栅极接触点直接落在有源栅极上，而不是落在隔离区上，单元高度得以降低。N+3集成了有源栅极上接触，而N6没有。我们的 N+3 门极切割截面显示 COAG，门极接触位于有源区上方，而 N6 显示为离栅接触。
最后是单扩散中断（SDB）。扩散中断插入在同一行的单元之间以提供电隔离，但它们也会引入局部布局效应。过去使用双扩散中断，消耗两个栅极接触点间距的空间。SMIC N+3和台积电N6改用单扩散中断，节省了面积但增加了对局部布局效应的敏感性。这必须在工艺层面得到控制，并在工艺设计套件（PDK）中准确建模，以便EDA工具能够考虑它。
总的来说，N+3的晶体管密度为113.4 MTr/mm²，略高于台积电N6的107.7 MTr/mm²。即使没有EUV，SMIC也已实现了超越台积电成熟的、使用EUV的N6节点的密度。
金属堆栈
拆解中最小的关键尺寸是M0；N+3使用32.5纳米的本地金属间距。这小于Panther Lake中Intel 18A上36纳米的M0间距。然而，这并不意味着SMIC的工艺优于Intel 18A或台积电N3P。M0是单元内部的本地布线层。其有用性取决于整个互连堆栈：M1和M2间距、轨道数、通孔和线路电阻、设计规则、掩模版数、套刻精度控制以及布线灵活性。
32.5纳米的M0与自对准四重图案化一致。在台积电N6上，M0、M2和M3处于相对宽松的约40纳米，与自对准双重图案化一致，不需要四重图案化。我们从横截面中能区分的区别是双重与四重图案化，而非光刻波长。
晶体管级的前端密度（FEOL）设置了一个上限，但设计最终受限于互连堆栈的布线能力。最低层金属对标准单元密度最重要，但半全局和全局层决定了该密度在模块和芯片层面的可用性。
▲麒麟9030 Taishan Prime（左）和Helio G99 Cortex-A55（右）下层金属，鳍片切割，HFW 562.5纳米
芯片截面通常使用两个轴：鳍状切割和栅极切割。上方显微图为鳍状切割，显示M0至M3。该轴显示偶数编号金属，M0位于散片正上方。
M0线有两种类型。第一种是电源轨；这些是在每个标准单元顶部和底部边缘水平运行的VDD和VSS宽线。宽线宽度为55纳米，是其他M0线的两倍多。它们的宽度最小化了电阻并减少了IR压降。第二种是单元内部线，单元内连接端子到M1的短线段。它们的宽度在21.5到24纳米之间交替。
M0间距为32.5纳米，比N+2和N6减少了19%。在此间距下，DUV图案化需要更激进的多重图案化，增加了掩模版数、套刻精度敏感性、工艺复杂性和成本。
M0低于单个DUV定义的隔离层（SADP）所能分辨的极限，因此SMIC级联了第二个隔离层步骤（SAQP）。横截面反映了成本：M0沟槽比同一芯片上的M1或M2明显更凹（底部比顶部窄），并在沟槽与蚀刻停止层交汇处带有一个明亮的、富含阻挡层的脚部。这种形状部分是大马士革设计的轮廓，因为略窄的底部有助于填充无空洞的铜，但其在M0的大小主要由狭窄的倾角和更高的沟槽纵横比驱动。
▲自对齐双重（SADP）和四重（SAQP）模式的简化比较
英特尔18A支持32纳米的M0间距，但Panther Lake目前仅以较宽松的36纳米间距出货。这是由于英特尔大量使用高性能库。在领先节点中，由于PowerVia，18A拥有最宽松的M0间距。随着电源布线移至背面，拥塞减少，整个正面金属堆栈可用于信号布线。
M2是第一个真正的单元间布线层。它与M0一样水平运行，但跨越多个单元以承载模块级信号。M2间距设置了单元的轨道高度——适合VDD和VSS轨之间的M2轨道数。定义了库中所称的6轨或7.5轨单元。这一层最为重要，限制了整个区块的路由。
N+3具有5.7轨单元。M2间距为40纳米，比N+2减少5%，与N6相同。这种缩小让音高保持在双重模式的边缘。未来的节点需要增加M2的遮罩数量，因为由于路由限制，减少轨道数量更为困难。
▲麒麟9030 Taishan Prime（左）和Helio G99 Cortex-A55（右）下部金属，门切，HFW 562.5纳米。
上图是栅极切割方向的显微图，显示了金属0至4层。这使我们能够看到和测量奇数编号的垂直金属层。
M1间距为38纳米，比N+2减少9.5%，比N6减少33%。M1与栅极的比率很重要，因为它设置了本地布线灵活性。N+2和N+3使用3:2的比率，而N6使用1:1的比率，这解释了M1间距的巨大差异。与栅极相比，M1线越多，单元内电源和信号交叉的灵活性就越大。布线灵活性可以实现更复杂、更好的单元。3:2的比率为SMIC提供了比严格的1:1网格更多的本地布线灵活性，但也使布局和图案化复杂化。这是一个设计-技术协同优化的选择，SMIC在没有EUV的情况下增加了工艺复杂性以恢复布通率和密度。
这种3:2比率在领先节点中并不流行。台积电仅在N7+、N5系列和短命的N3(B)上使用过它，在N3E上已切换回1:1比率。英特尔仅在10纳米/Intel 7系列上使用过它，Intel 4、3和18A都使用1:1比率。三星是目前唯一在领先节点仍使用3:2比率的公司，在其SF4和SF3系列中使用。SMIC未来的节点是继续使用3:2比率还是转向1:1比率，仍有待观察。
行业仍在积极探索这些本地路由比例。在2026年VLSI，imec将展示更高比例的研究，包括可减少最多14%面积的2：1方案。我们将在未来的通讯文章中报道这次会议。
N+3的最后一个本地互连层是M3，间距为44纳米。M3间距与N+2相同，比N6大10%。
▲麒麟9030 Middle（左）和Helio G99 Cortex-A55（右）金属堆叠，鳍切割，HFW 4.59微米（麒麟9030）和3.91微米（Helio G99）
半全局层承载大部分模块级信号布线。它们比较低本地层有更粗的间距。在领先节点上，它们被设计为位于DUV单次图案化的极限。
发现的M4到M11间距分布在80–82纳米（M4–M6）、128纳米（M7–M10）和148纳米（M11）。顶部是两层巨型金属层M12和M13，它们保持了与N+2相同的间距，分别为1920纳米和4600纳米。
▲麒麟9030和Helio G99金属堆叠间距总结
虽然下层的音距通常由工艺和音高库固定，但上层的音高和数量差异更大，具体取决于设计。即使是同一工艺下的两款智能手机SoC，金属堆栈也可能差异极大。Helio G99的布线层较少，M9可达850纳米的粗金属音距，而更大且性能更高的麒麟9030则保持细微音距直到M11。
SRAM
在领先节点上，SRAM比逻辑更难缩放。台积电的最新节点几乎没有位单元缩放，而逻辑仍有更多的设计-技术协同优化杠杆可拉。
在GPU计算单元中寻找其他逻辑库时，我们偶然发现了SRAM。最常见的SRAM类型有6个晶体管（6T），但这个单元有8个晶体管（8T）。
8T SRAM增加了两个晶体管以形成一个专用读取端口。与6T单元不同，在6T单元中读取会干扰存储，而解耦的读取端口消除了读取干扰，提高了读取稳定性，并允许单元被更积极地推高性能。
▲麒麟9030 8T SRAM，鳍切，HFW 1.55微米
乍一看，切割看起来像是一个不寻常的逻辑库，每格行有3个极性鳍片和5个极性鳍片。这些行的方向也交替排列。
能量色散X射线光谱（EDS）解决了我们的困惑。切割不是落在GPU逻辑上，而是落在旁边的SRAM宏上。异常的鳍片图案是SRAM库造成的。我们在付费墙后面的流程分析中回到EDS。
SRAM 库不同于传统的逻辑库。由于 PMOS 和 NMOS 晶体管数量不均，它们需要专用的规则库和布局库。它们不需要逻辑库的灵活性，因此为一个目的——密集且可靠的内存——进行了高度优化。
▲麒麟9030 8T SRAM，尾翼切割，HFW 562.5纳米
▲6T HDC（1：1：1）、6T HCC（1：2：2）和8T HCC（1：2：2-2：2）位元电路图，从左到右
我们发现的SRAM单元是1：2：2-2：2单元。这意味着每个上拉（PU）PMOS晶体管有1个鳍片，每个下拉（PD）和通门（PG）NMOS晶体管有2个鳍片。这2个PU、2个PD和2个PG晶体管通常形成一个6T高电流单元（HCC）。8T HCC增加了一个下拉读（RPD）和一个读通门（RPG）NMOS晶体管，每个晶体管都有两个鳍片。
▲SMIC N+3 SRAM比特单元
我们测量的单元高度为406纳米，位单元尺寸为0.0463 µm²。这是21.6 Mib/mm²的理论峰值密度。我们估计一个6T高电流单元将具有292纳米的单元高度和0.0337 µm²的尺寸。这比Intel 3和4上的6T高电流单元大约12%
我们还估计6T高密度单元的单元高度为228纳米，尺寸为0.0260 µm²。巧合的是，这与之前测得的逻辑标准单元高度相同。这一估计将该单元置于三星7LPP/5LPP附近，略低于台积电N7/N6。这是38.5 Mib/mm²的理论峰值密度。6T高密度单元可以说是最重要的单元，因为它用于芯片中最大的缓存，即三级缓存和系统级缓存（SLC）。
▲麒麟9020（左）和麒麟9030（右）SLC。
为了提升总带宽，麒麟9020和9030均将系统级缓存划分为4个存储体。在麒麟9030中，每个存储体的容量从2 MiB提升至3 MiB，内部的阵列数量也随之增加了50%，由16个增至24个。每个阵列容量为128 KiB，并在芯片版图上呈现出规整的布局。
从麒麟9020到麒麟9030，一个128 KiB系统级缓存阵列的面积从0.0477平方毫米减少到0.0392mm²，缩小了18%。实现的密度为25.5 Mib/mm²，是理论最大值的66%。
▲麒麟9020（左）和麒麟9030（右）大CPU集群L3缓存组
尽管系统级缓存在两款芯片上相当相似，但三级缓存发生了一些重大变化，特别是在其布局方面。总容量也从10 MiB增加到了12 MiB。与系统级缓存非常相似，三级缓存也被分成了4个存储体。
在麒麟9020中，一个三级缓存存储体由16个128 KiB阵列和16个32 KiB阵列组成。然而，麒麟9030中的三级缓存存储体则改为由48个64 KiB阵列构成。
在麒麟9020的三级缓存中，一个128 KiB阵列面积为0.0513mm²，一个32 KiB阵列面积为0.0154mm²。需要指出的是，三级缓存中128 KiB阵列的面积与系统级缓存中的不同，这是因为两者根据用途不同，其辅助电路也有所差异。
在麒麟9030的三级缓存中，一个64 KiB阵列面积为0.0210mm²。虽然并非严格的直接比较，但按容量归一化计算，它比9020中的128 KiB三级缓存阵列小了18%，比其32 KiB三级缓存阵列小了31%。其实现的密度略低于系统级缓存，为23.8 Mib/mm²，约为理论最大密度的62%。
▲麒麟9020（左）和Kirin 9030（右）主核心私有L2缓存
与三级缓存和系统级缓存不同，超大核的私有二级缓存采用双存储体设计。由于其对访问延迟极为敏感，二级缓存很可能使用了6晶体管高电流单元而非高密度单元。从麒麟9020到9030，每个存储体内的阵列数量从16个翻倍至32个，每个阵列容量为32 KiB。
一个32 KiB二级缓存阵列的面积从0.0171mm²缩减至0.0142mm²，降幅约为17%。其实现的存储密度为17.6 Mib/mm²，约为6T高电流单元理论最大密度的59%。
从N+2过渡到N+3工艺，SRAM的缩放表现良好，面积缩小约19%，接近逻辑单元的理论缩放比例。但需要说明的是，这一进展部分归因于N+2节点的位单元尺寸本身异常偏大（大于同类7纳米级节点），因此其中相当一部分增益属于追赶性质，而非真正的工艺微缩突破。
未来路线图
用于解析N+3工艺的那些横截面图像，同时也揭示了SMIC下一步的可能演进方向。尽管N+3在多个工艺层上已逼近DUV多重图案化的实际极限，但SMIC仍有少数几个缩放杠杆可以继续使用。
理论上的下一代N+4工艺，其缩放的起点很可能是标准单元的单元高度。目前N+3的电源轨之间采用了5条M0金属轨道的布线方案。如果像SMIC前代N+2工艺或台积电N6那样，将M0轨道数减少到4条，单元高度大约可以缩减15%。但需要指出的是，压缩布线网格仅仅是尺寸缩小的一个维度；更重要的是，前端器件也必须能成功地集成到这个更紧凑的单元空间内。
▲Intel 4单扩散网格，端到端间距减少了多边形
一个可能的前端杠杆是将P到N隔离间距从两个扩散网格单元减少到一个。英特尔在Intel 4工艺上使用了这一缩放助推器，台积电在其N3系列上也采用了此方法。这条路径以布局灵活性换取密度。更少的M0轨道减少了本地布线资源，而更紧凑的P到N间距则提高了集成度和设计规则的难度。
M2同时也受到单元高度缩小的制约。SMIC若想维持约5.7轨单元，M2间距就需要缩小到约35纳米。这将使另一层进入自对准四重图案化的领域。
SMIC也可以将栅极接触点间距从57纳米减少到54纳米。英特尔在没有EUV的情况下在其10纳米/Intel 7节点上达到了类似的栅极接触点间距。本地互连也变得更加困难。如果SMIC保持3:2的M1与栅极比率，M1将需要缩小到36纳米，并且很可能也需要自对准四重图案化。如果SMIC转向1:1的比率，M1可以放宽到54纳米，但会放弃布线灵活性。
在这一理论路径下，我们估计SMIC N+4可以达到198纳米的单元高度和54纳米的栅极接触点间距，意味着137.8 MTr/mm²的Bohr密度，与台积电N5或三星SF4相当。然而，困难是累积的。每一步单独看是可行的，但合在一起使N+4比从N+2到N+3的过渡更难。它可能需要更长时间、更高成本，并拥有更少的工艺余量。
▲埋藏式动力轨和背面接触式的背面供电方法。
若要进一步推进到理论上的N+5世代，将需要一次更大跨度的集成架构变革。其中一条可行的技术路径是引入背面接触技术，即将电源布线和源漏接触点转移到芯片的背面。此举能够有效缓解正面的布线压力，并为单元高度的进一步压缩创造空间。
与此同时，正面金属层的间距可以适度放宽以降低工艺复杂度。例如，M0层间距可能回撤至约34纳米，而M2和M4层的间距则有望进一步增大。相比之下，栅极接触点间距恐怕已无太多微缩空间——即便在引入EUV光刻的情况下，48纳米也已被业界普遍视为兼顾良率与工艺控制的实际下限。
沿着这一技术组合推演，N+5工艺理论上可实现170纳米的单元高度和53纳米的栅极接触点间距，对应的Bohr密度约为163.6 MTr/mm²，大致与英特尔18A工艺的高性能库处于同一水平。但需要清醒认识到的是，这并不意味着N+5具备了与业界前沿相抗衡的成本竞争力——它仅仅是以一条远为高昂的技术路径换取了相近的密度指标。集成度的急剧跃升将带来全新的工艺难题，包括但不限于：背面套准精度、晶圆减薄工艺、接触点背面显露以及背面金属化等一系列复杂制程。
越过这一节点之后，单纯依靠传统密度和互连微缩的性价比将急剧下降。也正是在这个节点上，华为的技术路线图开始从传统的晶圆代工厂演进逻辑，转向了一份先进封装路线图。
华为的 τ 缩放定律
在2026年IEEE国际电路与系统研讨会上，华为正式提出了其τ缩放定律，将传统工艺缩放的定义域从空间维度重构到了时间维度。这里的τ代表数据移动与处理所消耗的时间成本，涵盖了晶体管开关延迟、电路中RC信号传播延迟，以及计算、存储和网络通信等各个环节的等待时间。用业界更通用的术语来说，这一理念本质上就是系统-技术协同优化。
这是华为面对EUV光刻设备缺失这一现实约束所给出的系统性解决方案。在无法依赖EUV实现平面密度持续追赶台积电、英特尔、三星的前提下，华为选择了一条替代路径：缩短互连线长度、减少中继缓冲器数量，以及垂直堆叠逻辑电路。
LogicFolding正是这一理念的具体工程实现，其本质是一种激进的3D堆叠技术。作为对比：AMD的V-Cache技术是在CPU die的上方或下方堆叠SRAM缓存芯粒；AMD的MI350X则将有源中介层die置于计算die之下，由中介层处理缓存、IO接口、片上网络和嵌入式MIM电容。而LogicFolding的独特之处在于：它将同一个逻辑功能块的不同部分，拆分到多个有源硅层上，并通过超精细间距的面对混合键合技术连接在一起。这使得华为能够实质性缩短关键路径的物理长度、减少缓冲器开销，其价值远不止于增加缓存容量或卸载IO与互连功能。
更高的时钟频率正是从“缩短导线”中得来的。现代处理器核心的延迟和功耗预算中，相当大一部分被用于驱动长距离互连以及沿途大量的中继缓冲器。LogicFolding将一个逻辑块中处于关键路径上的门电路，分散布局在多个以极细间距键合的堆叠层中——键合界面本身在电气行为上近似于一层额外的金属互连层，而原本芯片上最长的那些物理路径因此被大幅缩短。这即是华为期望从系统级集成中获得单靠工艺缩放已无法实现的频率与能效提升的核心机制。
▲华为超大核频率路线图
华为公布的路线图清晰地表明了其技术意图：超大核的目标频率将从麒麟9030的2.75 GHz，到2031年提升至约5 GHz，这远远超出了单纯依靠平面工艺缩放所能达到的极限。据披露，主频为3.1 GHz和3.39 GHz的超大核已在其实验室中进行测试（虽然功耗数据尚未公开）。更长远的目标则处于设计、仿真或路径探索阶段，当前公布的频率数值应视为目标而非已实现的承诺。但比具体数字更重要的是技术方向的转变：LogicFolding带来的不仅是密度提升，更是实实在在的性能增益。
然而需要特别指出的是，华为所宣称的密度数据与晶圆代工厂的传统密度指标不具有直接可比性。一个采用多层堆叠设计的芯片，可以通过增加有源层的方式，在单位封装投影面积内计入更多晶体管数量——即便其每一层单独的图案化die，在前端晶体管密度上依然远落后于台积电或英特尔。这解释了华为为何能够声称到2031年实现相当于代工厂14A级别的集成密度。
▲SMIC、华为(3D)、台积电、英特尔、三星密度路线图]
需要强调，这并不是一场同口径下的“代工厂对代工厂”的横向比较，因为华为采用的是堆叠逻辑+按封装面积计算的统计口径。在以标准化的Bohr密度为基准进行归一化比较时：N+3的密度约为114 MTr/mm²，较英特尔18A工艺的高密度库低约38%。华为的3D路线图正是通过堆叠有源逻辑来试图缩小这一差距——目标是到2030年达到215 MTr/mm²，到2031年进一步跃升至295 MTr/mm²。要实现后一目标，意味着华为需要引入第三个有源层、部分导入EUV光刻工艺，或是在平面DUV缩放上做出更为激进的技术突破。
▲华为LogicFolding密度路线图 vs 台积电与英特尔堆叠逻辑]
有趣的是，华为的计算方法如果套用在其他厂商的产品上，会得出更为惊人的数字。以AMD的MI450X加速卡为例（N2顶部die堆叠在N3P基底die上），按相同口径（单位封装投影面积晶体管数）计算，其在2026年的理论密度可达460.2 MTr/mm²——而华为给出的2031年目标为295 MTr/mm²。
需要澄清的是，本次拆解的麒麟9030并未采用LogicFolding技术，它仍然是一个传统的单颗移动SoC封装。这颗芯片的真正价值在于，它构成了衡量华为与SMIC在纯平面工艺缩放上能走多远的一条基准线。未来对麒麟及昇腾系列芯片的拆解，将会陆续展现其平面逻辑密度的演进，以及华为在混合键合解决方案上的实质性进展。
出口管制并未终结中国半导体产业的演进，而是重新定义了其优化问题的约束条件。EUV光刻设备的禁运提高了尖端制造环节的成本与复杂度，但并未使其停滞。SMIC通过浸没式DUV光刻、自对准四重图案化和设计-技术协同优化这一套组合拳，达到了台积电N6级别的逻辑密度；而华为则将更多的技术攻关压力转移到了芯片架构、先进封装以及系统级集成等层面。
出口管制与未来扩展
未来的工艺节点将面临更严峻的挑战。N+3在本地金属层微缩、单元高度压缩和栅极接触点间距缩减上仍留有一定空间，但缺少EUV的后续缩放可用的技术杠杆将越来越少。更激进的多重图案化意味着更多的掩模版数、更严苛的套刻精度控制。SMIC固然可以在DUV技术路线上继续前行，但每一步的边际成本都将急剧上升，工艺容错空间也将持续收窄。
与制造端同等重要的是设计端的能力积累。在麒麟9030之前，华为通过麒麟9000s、9010和9020的连续迭代，已经验证了其能够在完全脱离西方EDA工具链的情况下，依托SMIC N+2和N+3工艺成功出货多款消费级SoC。
回顾出口管制的时间线：2022年，美国限制了用于先进芯片开发的EDA工具出口，但并未针对成熟制程芯片的设计工具。2025年，美国政府曾短暂地将管制范围大幅扩展至新思科技、Cadence等公司的更广泛EDA产品，但仅仅不到两个月后，便作为一项与稀土资源挂钩的贸易协议的一部分而解除了这些扩大化的限制。需要指出的是，华为因始终被列入美国贸易黑名单，一直无法获得上述任何西方EDA工具。
这一现实迫使华为、SMIC以及中国的高校研究机构自行构建本土化的EDA工具链和设计流程。近期，北京大学的研究人员宣布了一款针对华为LogicFolding架构的原型EDA工具——该架构由于涉及多层布局和立体规划，本身就需要全新的设计流程支撑。这当然不等于已经可以全面替代Synopsys或Cadence的完整工具栈，但它清晰地指明了国内EDA的发展方向：朝着架构设计、制造工艺和先进封装三者之间更紧密的协同优化演进。
这些技术能力也正在向中国更广泛的半导体生态圈中扩散。值得注意的一个动向是：SMIC正在 将其N+2和N+3工艺授权给华力微/华虹。这意味着，同样的工艺技术如果被用于生产昇腾AI训练与推理加速器，那么产业瓶颈将从“某一家特定的晶圆厂”转移至一个更为广泛的生态系统。阿里巴巴旗下的平头哥半导体，以及预计将向字节跳动供货的AI芯片设计公司寒武纪，都有可能成为这一技术扩散的主要受益者。一旦相关的制造知识和管理经验传播到其他晶圆厂和设计公司，仅针对SMIC一家的制裁效果将显著减弱。
必须客观指出，中国目前并未缩小与英特尔、三星和台积电之间的整体技术差距。本次拆解在多个维度上呈现了相反的事实：没有EUV光刻、没有背面供电技术、更高的工艺复杂性，以及处处可见的性能取舍。
但同样真实的是：中国仍然在前进。如果国产芯片在智能手机、AI推理、网络通信以及对安全性敏感的工作负载等领域变得“足够好”，那么它们就能够在战略层面产生实质性影响，而无需在每一个技术维度上都与台积电在最前沿节点上正面竞争。
编译：芯智讯-浪客剑
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